- Verilog代码编写规范 (9篇回复)
- ISE10.2静态时序分析三种工况不会出现时序违例,但是从电影工况切换到最差工况后会... (1篇回复)
- 静态、动态时序模拟的优缺点 (4篇回复)
- pcb涂布工艺流程 (2篇回复)
- FPGA三大趋势充满机会 (2篇回复)
- 请问各位FPGA大神,有谁遇到过flash固化的程序能正常起来,但是单独的读写擦flash... (1篇回复)
- 有没有FPGA高手做过sdc约束,或者有sdc的模板吗 (0篇回复)
- fpga里两个模块之间定义一个80位宽的端口连接和用五个16位宽的端口连接有时序好坏... (2篇回复)
- BCD转换原理.pdf (1篇回复)
- 给一个80位宽的reg赋值也和给5个16位的reg赋值一样吗 (2篇回复)
- assign 和always语句描述组合逻辑的利弊 (2篇回复)
- 逻辑分析仪的使用步骤 (3篇回复)
- SPI通信模式总结 (2篇回复)
- RS-232-C电器特性 (3篇回复)
- USB3.0和2.0对比 (2篇回复)
- 有没有大佬级的FPGA工程师解释一下FPGA验证和FPGA测试的区别 (1篇回复)
- 大佬们,有遇见过以太网口输出的数据第一包为0e的情况吗,后续数据包都是对的。 (0篇回复)
- VREF管脚的连接问题 (4篇回复)
- RTL8211E(G)-VB(VL)-CG_DataSheet_1.7.pdf (3篇回复)
- modelsim 仿真时提示下面错误 (1篇回复)
- 哪位兄弟有TTP/C的官方规范么? (1篇回复)
- CYUSB3014_cn.pdf (3篇回复)
- AD、DA转换器 (2篇回复)
- 32512Mb_sdr.pdf (1篇回复)
- 有没有大佬遇到这样问题,vivado hls工程编译过不去,显示模块找不到 (1篇回复)
- 谁会SDK嵌入式开发的?谁会SDK嵌入式开发的? (0篇回复)
- 不同版本vivado可关联同一个modelsim吗?感谢,再问一下不同版本生成的仿真库可以... (0篇回复)
- 各位大佬,你们有没有支持USB2.0口的上位机软件,能够实时显示下位机发过来的图像... (0篇回复)
- 请问一下大家 有人知道xilinx的ram复位后需要多久才能开始响应外部信号吗 (0篇回复)
- 请问一下大家,怎么样能用FPGA比较简单的实现千兆以太网 (0篇回复)
- 有人知道这个imports是咋来的吗?我新建的.v都放在默认的文件new了,但是我在vivad... (0篇回复)
- 例化mig后综合vivado闪退是怎么回事 (0篇回复)
- 请问.v文件名和文件里的module名不一致怎么办 (0篇回复)
- xilinx的k7或者v7有人有mac核吗40g以太网 (0篇回复)
- mt47h_ddr2.pdf (0篇回复)
- CPU的RISC和CISC架构 (4篇回复)
- TFT-LCD液晶显示器的工作原理 (5篇回复)
- 四大FPGA设计流程,教你轻松进入FPGA行业! (4篇回复)
- EPM7128与数码管、键盘接口用不用驱动 (1篇回复)
- USB2.0电平表示 (2篇回复)