fpga 发表于 2010-4-8 19:22:08

时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min

时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华
为）

Tsu< T－T1max－T2max；Tth<T1min＋T2min

ccs 发表于 2015-4-7 08:19:57

Tth<T1min＋T2min
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