hgdhgdhgd123 发表于 2018-5-17 08:49:48

chip panner疑问

本帖最后由 hgdhgdhgd123 于 2018-5-17 09:42 编辑

      我是新手，刚开始学习FPGA,设计了一个异步复位的D出发器，学习chip panner的时候有一些疑惑，论坛大神们帮忙解答一下，我综合出来的电路如下：

   引脚分配图如图2：
   
    chip panner视图如图3：

D触发器的输入端应该是输入信号取反，可是图3红圈中的与门怎么解释怎么得到非门？还有SCLR不接应该是高电平还是低电平?

大鹏 发表于 2018-5-17 17:50:06

能把代码附上最好了
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