fpga_feixiang 发表于 2018-7-6 14:12:27

Verilog中“==”和“===”的区别

“===”和“==”不同体现在对含有不定制X和高阻态Z数据的处理中，比如：

if(A==1'bx) ...;(即使A等于x，后面语句也不会执行)；

而if(A===1'bx)后面语句会执行
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