fpga_feixiang 发表于 2018-7-18 14:07:21

VHDL中D_BUS'1',1=>'0',OTHERS=>'0')是什么意思?

它的意思就是D_BUS中的第0位赋‘1’ 第1位赋‘0’ 其他位都是0
即D_BUS(0)='0' D_BUS('1')=1 D_BUS("OTHERS")=0
以上那句还可以写成D_BUS(0=>'1',OTHERS='0')
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