fpga论坛|fpga设计论坛's Archiver
论坛
›
FPGA技术交流
› verilog <<< 和 <<
fpga_feixiang
发表于 2018-7-25 14:47:49
verilog <<< 和 <<
<<< 带符号的移位;
<<无符号
页:
[1]
查看完整版本:
verilog <<< 和 <<