fpga_feixiang 发表于 2018-9-26 15:34:02

VHDL中的 <=

<=还是信号赋值语句，单引号是单个字符，双引号是字符串
楼下的你放屁，VHDL中没有==，你别误导人，<=就是信号赋值语句

Sunlife 发表于 2018-9-26 17:57:42

                                 ？？？

zhangyukun 发表于 2018-9-27 10:25:08

VHDL中的 <=
页: [1]
查看完整版本: VHDL中的 <=