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fpga_feixiang 发表于 2018-11-3 16:25:29

verilog串口接收多个数据进行处理的实现方法

关于使用串口接收多个数据进行处理的问题，目前网上存在的关于verilog串口通信的资料都是属于讲解对于使用串口实现单个字符的接收与发送。而往往在使用串口进行通信时，接数据端都需要通过串口来接收很多数据，然后当所有数据都接收完或者达到某种条件后开始自己的后续工作。所以在这里我把自己的一些具体实现过程以及verilog源代码分享一下，希望对大家有帮助。
(这里只讲利用串口接收数据并处理的部分，发送那部分后面再分享)
先贴上网上很多的串口接收的代码，如下;

module my_uart_rx(
                clk,rst_n,
                rs232_rx,rx_data,rx_int,
                clk_bps,bps_start
            );

input clk;      // 50MHz主时钟
input rst_n;    //低电平复位信号
input rs232_rx; // RS232接收数据信号
input clk_bps;// clk_bps的高电平为接收或者发送数据位的中间采样点
output bps_start;       //接收到数据后，波特率时钟启动信号置位
output rx_data;    //接收数据寄存器，保存直至下一个数据来到
output rx_int;//接收数据中断信号,接收到数据期间始终为高电平

//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3;    //接收数据寄存器，滤波用
wire neg_rs232_rx;//表示数据线接收到下降沿

always @ (posedge clk or negedge rst_n) begin
    if(!rst_n) begin
            rs232_rx0 <= 1'b0;
            rs232_rx1 <= 1'b0;
            rs232_rx2 <= 1'b0;
            rs232_rx3 <= 1'b0;
      end
    else begin
            rs232_rx0 <= rs232_rx;
            rs232_rx1 <= rs232_rx0;
            rs232_rx2 <= rs232_rx1;
            rs232_rx3 <= rs232_rx2;
      end
end
    //下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，
    //这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍）
    //（当然我们的有效低脉冲信号肯定是远远大于40ns的）
assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;    //接收到下降沿后neg_rs232_rx置高一个时钟周期

//----------------------------------------------------------------
reg bps_start_r;
reg num;   //移位次数
reg rx_int;   //接收数据中断信号,接收到数据期间始终为高电平

always @ (posedge clk or negedge rst_n)
    if(!rst_n) begin
            bps_start_r <= 1'bz;
            rx_int <= 1'b0;
      end
    else if(neg_rs232_rx) begin   //接收到串口接收线rs232_rx的下降沿标志信号
            bps_start_r <= 1'b1;    //启动串口准备数据接收
            rx_int <= 1'b1;         //接收数据中断信号使能
      end
    else if(num==4'd11) begin       //接收完有用数据信息 ///将这个地方的num后面的数字改为了11.原来是12！！
            bps_start_r <= 1'b0;    //数据接收完毕，释放波特率启动信号
            rx_int <= 1'b0;         //接收数据中断信号关闭
      end

assign bps_start = bps_start_r;

//----------------------------------------------------------------
reg rx_data_r;   //串口接收数据寄存器，保存直至下一个数据来到
//----------------------------------------------------------------

reg rx_temp_data;//当前接收数据寄存器

always @ (posedge clk or negedge rst_n)
    if(!rst_n) begin
            rx_temp_data <= 8'd0;
            num <= 4'd0;
            rx_data_r <= 8'd0;
      end
    else if(rx_int) begin   //接收数据处理
      if(clk_bps) begin   //读取并保存数据,接收数据为一个起始位，8bit数据，1或2个结束位   
                num <= num+1'b1;
                case (num)
                        4'd1: rx_temp_data <= rs232_rx;//锁存第0bit
                        4'd2: rx_temp_data <= rs232_rx;//锁存第1bit
                        4'd3: rx_temp_data <= rs232_rx;//锁存第2bit
                        4'd4: rx_temp_data <= rs232_rx;//锁存第3bit
                        4'd5: rx_temp_data <= rs232_rx;//锁存第4bit
                        4'd6: rx_temp_data <= rs232_rx;//锁存第5bit
                        4'd7: rx_temp_data <= rs232_rx;//锁存第6bit
                        4'd8: rx_temp_data <= rs232_rx;//锁存第7bit
                        default: ;
                  endcase
            end
      else if(num == 4'd11) begin   //我们的标准接收模式下只有1+8+1(2)=11bit的有效数据///将这个地方的num后面的数字改为了11.原来是12！！
                num <= 4'd0;            //接收到STOP位后结束,num清零
                rx_data_r <= rx_temp_data;//把数据锁存到数据寄存器rx_data中
            end
      end

assign rx_data = rx_data_r;

endmodule
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这里大致就是说串口接收单次数据的处理过程，接收完数据后产生发送标志位，开始发送数据，而对于这里要说的数据缓存处理有两种解决方法，
第一种：十六进制传送，所以每次传送有效数据为八位，因此定义一个寄存器 reg rx_cnt;长度为8的整数倍，然后使用移位的方式对数据进行存储，上述代码中NUM计数到11即完成一次数据传输，所以在num=11的地方加入

                rx_cnt <= rx_data_r;
                rx_cnt <= rx_cnt ;
                cnt <= cnt+1;//传送数据计数作用
                if(cnt==NUMBER)//当传送数据达到NUMBER个时候，执行后续程序
                begin
                cnt<=cnt;
                end
assign rx_data_out = (cnt==NUMBER)?rx_cnt:rx_data_out;
                  //传送数据达到NUMBER个时候,输出寄存器的数，
                  //此时寄存器含有传送的所有数据。
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然后把原本的输出口assign rx_data = rx_data_r;去掉，写新的输出
接收的完整代码如下：

//`timescale 1ns / 1ps

module my_uart_rx(
                clk,
                rst_n,
                rs232_rx,
                rx_data,
                rx_int,
                start,
                clk_bps,
                bps_start,
                rom_en,
                rx_data_out

            );

input clk;      // 50MHz主时钟
input rst_n;    //低电平复位信号
input rs232_rx; // RS232接收数据信号
input clk_bps;// clk_bps的高电平为接收或者发送数据位的中间采样点
output bps_start;       //接收到数据后，波特率时钟启动信号置位
output rx_data;    //接收数据寄存器，保存直至下一个数据来到
output rx_int;//接收数据中断信号,接收到数据期间始终为高电平
output reg start;
output wire rx_data_out;
//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3;    //接收数据寄存器，滤波用
wire neg_rs232_rx;//表示数据线接收到下降沿
reg rx_cnt;
always @ (posedge clk or negedge rst_n) begin
    if(!rst_n) begin
            rs232_rx0 <= 1'b0;
            rs232_rx1 <= 1'b0;
            rs232_rx2 <= 1'b0;
            rs232_rx3 <= 1'b0;
      end
    else begin
            rs232_rx0 <= rs232_rx;
            rs232_rx1 <= rs232_rx0;
            rs232_rx2 <= rs232_rx1;
            rs232_rx3 <= rs232_rx2;
      end
end
    //下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，
    //这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍）
    //（当然我们的有效低脉冲信号肯定是远远大于40ns的）
assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;    //接收到下降沿后neg_rs232_rx置高一个时钟周期

//----------------------------------------------------------------
reg bps_start_r;
reg num;   //移位次数
reg rx_int;   //接收数据中断信号,接收到数据期间始终为高电平

always @ (posedge clk or negedge rst_n)
    if(!rst_n) begin
            bps_start_r <= 1'bz;
            rx_int <= 1'b0;
      end
    else if(neg_rs232_rx) begin   //接收到串口接收线rs232_rx的下降沿标志信号
            bps_start_r <= 1'b1;    //启动串口准备数据接收
            rx_int <= 1'b1;         //接收数据中断信号使能
      end
    else if(num==4'd9) begin      //接收完有用数据信息 ///将这个地方的num后面的数字改为了11.原来是12！！
            bps_start_r <= 1'b0;    //数据接收完毕，释放波特率启动信号
            rx_int <= 1'b0;         //接收数据中断信号关闭
      end

assign bps_start = bps_start_r;

//----------------------------------------------------------------
reg rx_data_r;   //串口接收数据寄存器，保存直至下一个数据来到
//----------------------------------------------------------------

reg rx_temp_data;//当前接收数据寄存器
reg cnt;

//assign led = (cnt==10)?1:0;
always @ (posedge clk or negedge rst_n)
    if(!rst_n) begin
            rx_temp_data <= 8'd0;
            num <= 4'd0;
            cnt<= 0;
            start<=0;
            rx_cnt<=24'b0;
            //rx_data_out <= 384'd0;
            rx_data_r <= 8'd0;
      end
    else if(rx_int) begin   //接收数据处理
      if(clk_bps) begin   //读取并保存数据,接收数据为一个起始位，8bit数据，1或2个结束位   
                num <= num+1'b1;
                case (num)
                        4'd1: rx_temp_data <= rs232_rx;//锁存第0bit
                        4'd2: rx_temp_data <= rs232_rx;//锁存第1bit
                        4'd3: rx_temp_data <= rs232_rx;//锁存第2bit
                        4'd4: rx_temp_data <= rs232_rx;//锁存第3bit
                        4'd5: rx_temp_data <= rs232_rx;//锁存第4bit
                        4'd6: rx_temp_data <= rs232_rx;//锁存第5bit
                        4'd7: rx_temp_data <= rs232_rx;//锁存第6bit
                        4'd8: rx_temp_data <= rs232_rx;//锁存第7bit
                        default: ;
                  endcase
            end
      else if(num == 4'd9) begin      //我们的标准接收模式下只有1+8+1(2)=11bit的有效数据///将这个地方的num后面的数字改为了11.原来是12！！
                num <= 4'd0;            //接收到STOP位后结束,num清零
                rx_data_r <= rx_temp_data;//把数据锁存到数据寄存器rx_data中
                cnt <= cnt+1;
                rx_cnt <= rx_data_r;
                rx_cnt <= rx_cnt ;
                if(cnt==NUMBER)//当传送数据达到NUMBER个时候，执行后续程序
                begin
                cnt<=cnt;
                start<=1;//数据接收完成信号
                end
            end
      end
assign rx_data_out = (cnt==6'd48)?rx_cnt:rx_data_out;   
endmodule

zhangyukun 发表于 2018-11-5 09:33:56

verilog串口接收多个数据进行处理的实现方法

Sunlife 发表于 2018-11-5 16:09:56

                               :)

zhangyukun 发表于 2018-11-6 09:31:02

verilog串口接收多个数据进行处理的实现方法

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