论坛 › FPGA技术交流 › 简述FPGA等可编程逻辑器件设计流程 仕兰微面试题目

fpga 发表于 2010-4-8 20:14:18

简述FPGA等可编程逻辑器件设计流程 仕兰微面试题目

简述FPGA等可编程逻辑器件设计流程。
通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。
1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初， Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。
2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如 Maxplus2）自动一次完成。
6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI设计中，这一步骤称为第二次Sign—off）。
7.生产。布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产

kena0405 发表于 2010-6-4 14:55:00

版主真的好样的，向你致敬！呵呵！！:victory:

lichangyun 发表于 2010-10-4 11:36:58

分享的不错

liangdebo 发表于 2010-10-20 20:25:09

:hug:学习中

liangdebo 发表于 2010-10-20 20:27:59

:victory:哈哈。。。我来学艺了！

wjfpga 发表于 2010-11-27 15:47:25

后仿真是用来验证电路时序，这里为什么要验证？

supreme 发表于 2011-4-9 00:14:05

楼主辛苦~~~~

hng1123 发表于 2011-4-9 08:25:12

thank you very much!!!!!!!!!

Napoleon1987 发表于 2011-4-26 15:52:46

辛苦啦，版主

大嘴巴皮皮 发表于 2014-4-20 19:39:02

受教了:lol:lol

查看完整版本: 简述FPGA等可编程逻辑器件设计流程 仕兰微面试题目