fpga_feixiang 发表于 2020-2-23 14:57:44

建立时间的分析

建立时间的分析是以第一个launch Edge为基准,在Latch Edge查看结果。建立时间的裕量(T为时钟周期):

  Setup Stack = (T+Tclk2) – Tsu – (Tclk1+Tco+Tdata)

  假设△T = Tclk2-Tclk1,则:

  Setup Stack = (T+△T) – Tsu – (Tco+Tdata)

  可见△T<0影响建立时间,使建立时间的要求更加苛刻。因此对于△T尽量避免,采用同步单时钟,并且尽量采用全局的时钟信号,这样△T几乎为0,,△T的影响几乎不存在,可以忽略不计。

  如果建立时间的裕量Setup Stack小于0,则不满足建立时间,也就会产生不稳定态,并通过寄存器传输下去。https://images2017.cnblogs.com/blog/684929/201801/684929-20180116092620318-446477605.jpg
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