fpga_feixiang 发表于 2020-2-23 14:58:19

保持时间的分析

保持时间的分析是以第二个launch Edge为基准,在Latch Edge查看结果。保持时间的裕量:

  Hold Stack = (Tclk1+Tco+Tdata) – Tclk2 – Th

  假设△T = Tclk2-Tclk1,则:

  Hold Stack = (Tco+Tdata) – △T – Th

  可见△T>0影响保持时间,使保持时间的要求更加苛刻。。因此对于△T尽量避免,采用同步单时钟,并且尽量采用全局的时钟信号,这样△T几乎为0,,△T的影响几乎不存在,可以忽略不计。

  如果保持时间的裕量Hold Stack小于0,则不满足保持时间,也就会产生不稳定态,并通过寄存器传输下去。https://images2017.cnblogs.com/blog/684929/201801/684929-20180116092644553-374196541.jpg
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