自适应滤波的verilog程序
自适应滤波的verilog程序求助，最近在做自适应滤波lms算法的verilog编程，我在数字信号处理的FPGA实现（第二版）中看到有相关的程序，但为什么仿真的输出都是不定值呢，权系数f0,f1就是不定值，mult是用quartus产生的ip核产生的，谁能帮我看一下啦，有做过这方面的一定要帮我一下啊，或者有做相关课题的，可以加我哦，QQ3694177948 Pa7 L$ n, i! ]3 M' ^module fir_lms(clk, reset, x_in, d_in, e_out, y_out, f0_out, f1_out);
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parameter W1 = 8, // ???????, ~! s' \, Re+ Q" H
W2 = 16,// ????????2*W1
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0 ^; j: ]- n+ o0 `; c6 h3 G
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wirey, sxty, e, sxtd;
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- M; AF+ p" P7 ]always @(posedge clk)begin2 i6 a1 j6 x4 @% gU
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3 n5 o8 v4 u4 J$ R/ y. cFPGA设计网论坛 专业FPGA设计论坛endmodule 楼主代码有点乱 看能不能先整理一下！ 没格式就是不好看懂
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