Verilog HDL 的起始时间和结束时间
在并行块和顺序块中都有一个起始时间和结束时间的概念。对于顺序块，起始时间就是第一条语句开始被执行的时间，结束时间就是最后一条语句执行完的时间。而对于并行块来说，起始时间对于块内
所有的语句是相同的，即程序流程控制进入该块的时间，其结束时间是按时间排序在最后的语句执行
完的时间。
当一个块嵌入另一个块时，块的起始时间和结束时间是很重要的。至于跟在块后面的语句只有在该块
的结束时间到了才能开始执行，也就是说，只有该块完全执行完后，后面的语句才可以执行。 Verilog HDL 的起始时间和结束时间 Verilog HDL 的起始时间和结束时间 Verilog HDL 的起始时间和结束时间 Verilog HDL 的起始时间和结束时间
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