manuzhangdi 发表于 2011-8-6 07:50:03

请教一下VHDL输入和输出端选择的问题！

本帖最后由 manuzhangdi 于 2011-8-8 17:39 编辑

我定义了一个PORT如下：
ENTITY...
PORT(
    CLK :IN STD_LOGIC;
    Xi1，Xi2，Xi3，Xi4，Xi5，Xi6 :   INSTD_LOGIC_VECTOR(7 DOWNTO 0);
    Yi1，Yi2， Yi3，Yi4，Yi5，Yi6 ：INSTD_LOGIC_VECTOR(7 DOWNTO 0);
    Xo1，Xo2，Xo3，Xo4，Xo5，Xo6 :   OUTSTD_LOGIC_VECTOR(7 DOWNTO 0);
    Yo1，Yo2， Yo3，Yo4，Yo5，Yo6 ： OUTSTD_LOGIC_VECTOR(7 DOWNTO 0);
      );
但是输入和输出太多，IOBs的值达到了160%多，所以想要先输入X的6个值，再输入Y的6个值， 这应该怎么实现呢，麻烦大家解答下，谢谢大家了！！

manuzhangdi 发表于 2011-8-8 17:41:04

没有人知道吗？

liujilei311 发表于 2011-8-23 07:59:55

你说的有点不明白，这个应该和你的板子有关系的！！！！！！！！！

Sunlife 发表于 2015-4-8 16:02:05

你说的有点不明白，这个应该和你的板子有关系的

zhiweiqiang33 发表于 2015-4-8 16:55:33

请问基于FPGA交通灯的设计怎么在max+plusII软件上仿真？
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