Modelsim仿真时不能编译`include文件解决办法
问题描述： 在verilog代码中使用`include时，modelsim编译会报错。
** Error:Cannot open `include file；
** Error:(vlog-2163) Macro `name is undefined，即找不到‘include中定义相应的参数。
解决办法：
在使用include命令时，使用绝对路径对文件进行引用，即：
//`include "E:/你自己的路径/disp_parameter_cfg.v"
Modelsim仿真时不能编译`include文件解决办法
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