IPO 发表于 2010-5-14 07:03:32

synplify综合时遇到问题：在FPGA设计的过程中，不希望synplify综合时进行优化

在FPGA设计的过程中，不希望synplify综合时进行优化。
例如：寄存器 A =C； 同时寄存器 B = C； 那么综合时，就会认为A = B 于是，将其中的B自动优化掉了。请问需要怎么设置？

在synplify 工具中我也已经取消了资源共享，在源代码中也添加了syn_sharing关闭的属性，但是综合出来的结果通过RTL级的查看，还是没有达到我的预期。请问，怎么解决这个问题

TCL 发表于 2010-5-14 07:04:32

A和B确实是等效的，保留B并没有意义啊

TCL 发表于 2010-5-14 07:04:47

可以用syn_keep

xifushishui 发表于 2010-5-14 17:42:41

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Sunlife 发表于 2015-5-19 10:17:28


A和B确实是等效的，保留B并没有意义
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