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如题,fpga层次化设计的方法,常用的有原理图,程序..还有那位大哥大姐更详细点的资料啊...求救..在线等 3.1 层次化设计该部分内容主要包括:层次化设计的优缺点;在分层设计中使用综合工具.
3.1.1 层次化设计的优缺点
硬件描述语言(HDL)设计可以描述(合成)为一个大的模块,或多个小的模块.每种方法都有其优点和不利之处.随着更高密度的FPGA器件的产生,使得层次化设计的优点远超过其不利之处.
分层设计的一些优点:
提供更简单快速的验证与仿真.
允许多个工程师同时进行设计.
加快设计编辑.
产品设计更易于理解.
高效的管理设计流程.
分层设计的一些缺点:
通过分层约束,FPGA中的映射设计可能不是最佳.这可能会降低设备利用率和设计性能.对此加强注意,可使影响减少到最小.
设计文件的修订控制变得更加困难.
设计变得更为详细.
在进行设计分层时需要精心考虑,以便克服上述大部分缺点.
3.1.2在分层设计中使用综合工具
有效地分割设计可以大大降低编译时间,改善综合结果 .
1、限制共享资源
布局资源可以在同一层次上共享.如果这些资源不在同一层次上,综合工具就不能确定它们是否应该共享.
2、编译多个实例
将同一个实例的多个事件一起编译以减少门数.为提高设计速度,不要将关键路径上的模块与其他实例一起编译.
3、限制相关组合逻辑
使相关的组合逻辑处于同一层次上,可以使综合工具在一次操作中优化整个关键路径.布尔优化不能跨层次进行.如果某关键路径是跨层次的,逻辑优化将会受到限制.如果组合逻辑没有限制在同一层次上,对模块进行约束将会很困难.
4、分别加速关键路径
为了取得满意的综合结果,将不同功能的设计模块分布在不同的层次上.设计速度在优化算法中具有最高优先级.为了实现器件面积的高效利用,应该去除设计模块中的时间限制.
5、限制组合逻辑
为了减少CLB的使用数量,限制那些使寄存器在同一层次模块上工作的组合逻辑.
6、限制模块尺寸
限制模块的尺寸为100-200CLBs,在这个范围内变化基于以下几点:
电脑配置
设计是否由一个设计团队完成
目标FPGA的路由资源
虽然较小模块使用户能有更多的控制权,但并不是总能获得最高效的设计.最后编译时,可能会采用完全自顶向下的方式进行编译.
6、标记所有输出
安排设计层次,以便在每个层次模块上,寄存器驱动模块输出.标记输出使得设计约束更容易,因为这样只需约束时钟周期和之前模块的ClockToSetup.如果在不同的层次水平上有多个组合块,则必须手动计算每个模块的延迟.标记设计层次输出,可以消除任何可能出现的跨层次边界逻辑优化的问题.
7、为每个模块或整个设计约束一个时钟
通过给每个模块约束一个时钟,只需描述顶层时钟和各个模块时钟的关系.通过给整个设计约束一个时钟,只需描述顶层时钟. 提供更简单快速的验证与仿真.
允许多个工程师同时进行设计.
加快设计编辑.
产品设计更易于理解.
高效的管理设计流程.
分层设计的一些缺点:
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