关于fifo
本帖最后由 IPO 于 2010-8-12 11:20 编辑写时钟周期w_clk,
读时钟周期r_clk,
写时钟周期里，每B个时钟周期会有A个数据写入FIFO
读时钟周期里，每Y个时钟周期会有X个数据读出FIFO
则，FIFO的最小深度是？
首先，这道题不一定有解
有解的必要条件是在一定时间内（足够长），写入的数据数量一定要等于读出的数据数量
因此有：A/B * w_clk = X/Y * r_clk
其次，算出写数据的最大burst_length。考虑最坏情况
比如，如果条件给出，每100个写时钟，写入80个数据，那么在背靠背的情况下，burst_length = 2*80=160
最后，fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk
BTW：通常，为了安全起见，都会多留一些depth的余度 个人觉得，公式应该是这样：
A/(B * w_clk) = X/(Y * r_clk)
fifo_depth = burst_length - burst_length * X/Y * w_clk /r_clk
举例说明：
如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据
其中w_ck=5ns,r_ck=10ns
如果按照之前的公式，得出的深度为：fifo_depth = burst_length - burst_length * X/Y * r_ck/w_clk=160-160*8/10*2=-94,显然是不对的
实际上，考虑背靠背（20个clk不发数据＋80clk发数据＋80clk发数据＋20个clk不发数据的200个clk）
这样在中间160个写时钟周期连续写的情况下，只能读出160*5/(10*10)*8=64个数据，所以FIFO的深度应该为160-64=96
也就是fifo_depth = burst_length - burst_length * X/Y * w_clk /r_clk=160-160*8/10*5/10=96
大家可以讨论一下，加深对这个问题的认识。 我以前看到过这个公式，是用来计算同步fifo的。
你所举的那个例子， 如果呼入fifo的数据宽度和呼出相同的话，都设为w bit。那么呼如fifo的带宽就是200wbps，呼出fifo的带宽是100wbps。考虑链路利用率都是80％。那么呼入fifo的有效带宽是160wbps。呼出fifo的带宽是80wbps。现在看到矛盾了，由于输入输出带宽不相等，进来永远比出去多，那么FIFO总是处于不断积累数据的状态。所以lz所举的这个例子并不合适。
应该提高读时钟的速率，使fifo两端的带宽匹配，在这个前提下才能计算出有解的fifo深度。
如果令wclk＝rclk （以下内容中的clk表示时钟的频率，不是周期）。可使得读写带宽匹配。那么这个例子的答案是32
原因如下： 考虑背靠背的情况，160个wclk连续都写入了160个数据。而这160个wclk时间内，由于wclk＝rclk，那么读出了（16/10 ）×8＝128个数据。有32个数据会被留在fifo里。那么fifo的最小深度就是32。
如果令wclk＝200mhz，改为100个wclk里写入40个，rclk＝100mhz，10个rclk里读出8个。那么fifo深度为48 续上：
讲数据带入公式 fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk
正好也是也是这个结果。所以我觉得公式是对的。
其实 A/B * w_clk = X/Y * r_clk 即 (A/B)*W_CLK=(X/Y)*R_CLK
所表达的含义就是 fifo的输入和输出带宽要匹配，其中A/B表示链路利用率，w_clk×width表示带宽，这里大概是默认输入输出的数据宽度相同，所以以wclk来代替带宽。 X/Y 和 r_clk 的含义也是这样：） 。在带宽匹配的前提下数据不会无限积累。
fifo_depth = burst_length - burst_length * (X/Y) * (r_clk/w_clk)公式是对的。 续上：
fifo_depth = burst_length - burst_length * (X/Y) * (r_clk/w_clk) 作个变形，
得到 fifo_depth = burst_length - （burst_length /w_clk)*
其中（burst_length /w_clk) 表示这个burst的持续时间，r_clk*(x/y)表示读的实际速度。
两者的乘积自然就是这段时间读出的数据量。显然burst_length表示这段时间写入的数据量，两者的差为fifo中残留的数据，这个也就是理论上的fifo的最小深度。
实际应用中往往是以半空半满信号来指示fifo的空满状态的，所以实际设计fifo的时候会至少留下一个数据空间的深度裕量。 仔细看了一下发现自己的问题：
1，贴子中写时钟周期w_clk和读时钟周期r_clk并不是指的周期，而是指的频率
2，我举例不当，因该是wice3所说的那样，100个CLOCK写40个数据，这样在100个周期内
写入的数据数量和读出的数据数量就一致了，不会造成溢出。
总结：
1，原公式还是对的，只是w_clk和r_clk意义描述的容易让人误解
2，又加深了对fifo的理解 考虑最糟糕的情况，背靠背写fifo，80个wclk里写进了80个数据，
80个wclk的时间等于40个rclk时间，在40个rclk时间里读出了4×8＝32个
那末fifo中残留48个 ：） 仔细看了一下发现自己的问题： FPGA学习步骤，我的体会
FPGA学习步骤，我的体会
FPGA在目前应用领域非常，在目前的单板设计里面，几乎都可以看到它的身影。从简单的逻辑组合，到高端的图像、通信协议处理，从单片逻辑到复杂的ASIC原型验证，从小家电到航天器，都可以看到FPGA应用，它的优点在这里无庸赘述。从个人实用角度看，对于学生，掌握FPGA可以找到一份很好的工作，对于有经验的工作人员，使用fgpa可以让设计变得非常有灵活性。掌握了fpga的设计，单板硬件设计就非常容易（不是系统设计），特别是上大学时如同天书的逻辑时序图，看起来就非常亲切。但fpga的入门却有一定难度，因为它不像软件设计，只要有一台计算机，几乎就可以完成所有的设计。fpga的设计与硬件直接相关，需要实实在在的调试仪器，譬如示波器等。这些硬件设备一般比较昂贵，这就造成一定的入门门槛，新人在入门时遇到一点问题或者困难，由于没有调试设备，无法定位问题，最后可能就会放弃。其实这时如果有人稍微指点一下，这个门槛很容易就过去。
我用FPGA做设计很多年了，远达不到精通的境界，只是熟悉使用，在这里把我对fpga的学习步骤理解写出来，仅是作为一个参考，不对的地方，欢迎大家讨论和指正。
1、工欲善其事，必先利其器。
计算机必不可少。目前FPGA应用较多的是Altera和xilinx这两个公司，可以选择安装quartusII或者ISE软件。这是必备的软件环境。
硬件环境还需要下载器、目标板。虽然有人说没有下载器和目标板也可学习fpga，但那总是纸上谈兵。这就像谈女朋友， 总是嘴上说说，通个电话，连个手都没牵，能说人家是你朋友？虽说搭建硬件环境需要花费，但想想，硬件环境至多几百元钱， 你要真的掌握FPGA的设计，起薪比别人都不止高出这么多。这点花费算什么？
2、熟悉verilog语言或者vhdl语言 ，熟练使用quartusII或者ISE软件。
VHDL和verilog各有优点，选择一个，建议选择verilog。熟练使用设计软件，知道怎样编译、仿真、下载等过程。
起步阶段不希望报一些培训班，除非你有钱，或者运气好，碰到一个水平高、又想把自己的经验和别人共享的培训老师， 不然的话，培训完后总会感觉自己是一个冤大头。入门阶段可以在利用网络资源完成。
3、设计一个小代码，下载到目标板看看结果
此时可以设计一个最简答的程序，譬如点灯。如果灯在闪烁了，表示基本入门了。如果此时能够下载到fpga外挂的flash，fpga程序能够从flash启动,表明fpga的最简单设计你已经成功，可以到下一步。
4、设计稍微复杂的代码，下载到目标板看看结果。
可以设计一个UART程序，网上有参考，你要懂RS232协议和fpga内置的逻辑分析仪。网上下载一个串口调试助手，调试一番，如果通信成功了，恭喜，水平有提高。进入下一步。
5、设计复杂的代码，下载到目标板看看结果。
譬如sdram的程序，网上也有参考，这个设计难度有点大。可用串口来调试sdram，把串口的数据存储到sdram，然后读回，如果成功，那你就比较熟悉fpga的设计饿了
6、设计高速接口，譬如ddr2或者高速串行接口
这要对fpga的物理特性非常了解，而且要懂得是时序约束等设计方法，要看大量的原厂文档，这部分成功了，那就对fpga的物理接口掌握很深，你就是设计高手了
7、设计一个复杂的协议
譬如USB、PCIexpress、图像编解码等，锻炼对系统的整体把握和逻辑划分。完成这些，你就是一个一流的高手、
8、学习再学习
学习什么，我也不知道，我只知道“学无止境，山外有山”。
上述只是一些简单的学习步骤，希望能对大家有所帮助！ 以前看到过这个公式，是用来计算同步fifo的。
你所举的那个例子， 如果呼入fifo的数据宽度和呼出相同的话，都设为w bit。那么呼如fifo的带宽就是200wbps，呼出fifo的带宽是100wbps。考虑链路利用率都是80％。那么呼入fifo的有效带宽是160wbps。呼出fifo的带宽是80wbps。现在看到矛盾了，由于输入输出带宽不相等，进来永远比出去多，那么FIFO总是处于不断积累数据的状态。所以lz所举的这个例子并不合适。
应该提高读时钟的速率，使fifo两端的带宽匹配，在这个前提下才能计算出有解的fifo深度。
如果令wclk＝rclk （以下内容中的clk表示时钟的频率，不是周期）。可使得读写带宽匹配。那么这个例子的答案是32
原因如下： 考虑背靠背的情况，160个wclk连续都写入了160个数据。而这160个wclk时间内，由于wclk＝rclk，那么读出了（16/10 ）×8＝128个数据。有32个数据会被留在fifo里。那么fifo的最小深度就是32。
如果令wclk＝200mhz，改为100个wclk里写入40个，rclk＝100mhz，10个rclk里读出8个。那么fifo深度为48
页:
[1]
