怎样用异步清零端的D触发器实现同步清零端的D触发器
怎样用异步清零端的D触发器实现同步清零端的D触发器夏宇闻老师《Verilog数字系统设计教程》P76上第16题：
16.使用带有异步清零端的D触发器（在清零端变为高电平后立即执行清零操作，无须等待下一个时钟下降沿）设计带有同步清零端的D触发器（清零端高电平有效，在时钟下降沿执行清零操作），并对这个D触发器进行测试。
我写的异步清零端的D触发器代码：
module d_asyn(clk,clr,d,q);
input clk,clr,d;
output q;
reg q;
always @(negedge clk or posedge clr)
if(clr)
begin
q<=0;
end
else
begin
q<=d;
end
endmodule
不知道怎样用异步清零端的D触发器实现同步清零端的D触发器 把敏感列表中的or posedge clr去掉就可以了
把敏感列表中的or posedge clr去掉就可以了
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