VVIC 发表于 2010-6-26 09:59:20

那么状态机就涉及到用电平触发还是时钟触发，我认为应该是时钟触发的！那么每个状态中就应该是组合电路了，要用到阻塞型赋值吧。这样的状态机不是很好！那么我上面的推测到底有什么问题或不足，请大家都来参与吧

CTT 发表于 2010-6-26 11:50:21

for(j=0;j&lt;20;j++)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;{<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;sum=d+g;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp; }<br>
这部分似乎有点不妥吧,这样的话sum的结果只有j=19时有效啊,其它的输入对sum都没有输入是不是啊<br>
这样可能就不用流水线了.<br>
请问yufeige这部分你在实现的是什么功能<br>
各位不好意思没有看这部分功能就发贴!

CCIE 发表于 2010-6-26 12:54:35

我只是举一个例子，这个例子考虑不全面。我只是希望能够大家能够提供一种用verilog语言表示这种双重循环的例子。希望大家继续讨论。谢谢。相信这种双重循环应该甚多的

FFT 发表于 2010-6-26 13:21:52

刚刚学verilog,不太懂

VVC 发表于 2010-6-26 15:20:56

双重循环值得讨论!(我也没有写过呵呵...)

CHANG 发表于 2010-6-26 16:08:45

我到试过双重循环的，没有乘法好多了。难道是不难就是需要对好信号，而且挺麻烦

Sunlife 发表于 2015-6-25 10:02:21

不懂verilog，你的组合逻辑是值什么，数据处理单元的还是控制单元的
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查看完整版本: 关于如何把组合逻辑添加到三段式状态机中的问题