usd 发表于 2010-6-26 12:36:43

请大家看一下下面的语句:<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;if(cnt2_s=1) then<br>
PRE_ALL &lt;='1';<br>
lCS&lt;='0';<br>
rCS&lt;='0';<br>
这是一个很简单的语句,当时钟为15ns时,lCS和rCS是同步的,但却比PRE_ALL慢了一个时钟,请问这可能是由什么引起的?又该怎样解决呢?谢谢各位了!

Sunlife 发表于 2015-6-25 09:46:32


verilog才要编码，VHDL是由软件自动优化的，当然你也可以在软件上指定。<br>
状态机经典的代码风格就是三段式
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查看完整版本: 状态机的比较经典的VHDL的源代码?