论坛 › FPGA技术交流 › 用verilog做一个用输出指定的码表示状态的状态机，用assign赋值报错，应该怎么办呢？

longtime 发表于 2010-6-26 01:34:17

用verilog做一个用输出指定的码表示状态的状态机，用assign赋值报错，应该怎么办呢？

用verilog做一个用输出指定的码表示状态的状态机，用assign赋值报错，应该怎么办呢？
如下：
output lholdA,ads;
reg state;
assign lholdA = state;
assign ads= state;

error:***Illegal LHS of continuous assign

longtim 发表于 2010-6-26 02:46:02

我特的做了一个实验，用LZ代码生成一个文件，用debussy查看没错的。

AAT 发表于 2010-6-26 03:22:47

感觉没什么错！

interige 发表于 2010-6-26 04:17:18

谢谢，已经解决了。edacnuser说的LZ和debussy是什么东西啊？

Sunlife 发表于 2015-6-28 11:08:49

我特的做了一个实验，用LZ代码生成一个文件，用debussy查看没错的

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