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› Verilog编个小东西 仿真的疑问
interig
发表于 2010-6-26 12:05:12
还是建议先买些资料。然后再练习。
eecsseudl
发表于 2010-7-31 20:36:41
我感觉你的问题出现在时序电路而是用了阻塞赋值,你可以在always @(posedge clk)里面是用非阻塞赋值看看……
Sunlife
发表于 2015-7-20 11:09:02
有点看不懂
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Verilog编个小东西 仿真的疑问