ups 发表于 2010-6-26 01:40:46

MAXII CPLD未定义管脚状态?

本帖最后由 fpgaw 于 2010-7-18 12:32 编辑

quartsii6.0下图形文件设计好电路,并下载后,发现开发板的蜂鸣器叫,LED亮,检查电路得出初步结论:MAXII CPLD未用管脚输出了低电平.这个结论正确吗?如何能让未用管脚未用管脚置高阻呢?

VVIC 发表于 2010-6-26 02:26:18

感谢长沙明伟电子的技术支持工程师.

ups 发表于 2010-6-26 02:50:07

是否在pin assignment 中设置 reserved -> as input tri?

CHA 发表于 2010-6-26 04:21:03

这个东西一定要弄好,否则有可能烧毁片子.<br>
楼上所说好象不对 assignment -&gt;pin里边有个unused项,选三态高阻就ok了

interi 发表于 2010-6-26 04:25:58

可在tcl 中执行个命令，一次性地把所有不用引脚转为&ldquo;tri-state as input"，这样就OK了

CHAN 发表于 2010-6-26 06:13:06

assignment -&gt;pin里边有个unused项<br>
<br>
没有UNYSED 的选项呢，我用的是5.0版本

usb 发表于 2010-6-26 06:54:23

我问的问题太简单了吗

Sunlife 发表于 2015-6-17 11:24:40

这个东西一定要弄好,否则有可能烧毁片子.
页: [1]
查看完整版本: MAXII CPLD未定义管脚状态?