FFT 发表于 2010-6-26 01:02:52

verilog延时在综合时都会被忽略掉，那这样的延时又有何意义？

本帖最后由 fpgaw 于 2010-7-12 11:10 编辑

always @(posedge clock)
if (!rst)
scl_tick <= #1 1'b0;
else if (cntr == 8'hff)
scl_tick <= #1 1'b1;
else
scl_tick <= #1 1'b0;

延时在综合时都会被忽略掉，那这样的延时又有何意义？这里的延时是否在模拟实际电路中的延时？

encounter 发表于 2010-6-26 01:53:40

这里的延时只是用在仿真激励的产生，实际是不可综合的语句

ICE 发表于 2010-6-26 03:35:18

多谢斑竹！

interi 发表于 2010-6-26 03:41:32

这里的延时只是用在仿真激励的产生，实际是不可综合的语句 <br>
<br>
<br>
受教了

longtim 发表于 2010-6-26 03:54:25

更准确一点说是为了：<br>
错开组合逻辑与时序逻辑的变化时间，<br>
如果组合逻辑也是在这个时候变，<br>
哪DFF抓哪个值呢？

longtime 发表于 2010-6-26 04:13:57

对，综合的时候是没有影响，但是仿真的时候就起作用了，呵呵

FFT 发表于 2010-6-26 05:20:21

好想一般只在写testbanch的是后用的

Sunlife 发表于 2015-6-25 11:10:20

这里的延时只是用在仿真激励的产生，实际是不可综合的语句
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