FFT 发表于 2010-6-26 08:45:37

always @(posedge clk or negedge rst_n)<br>
&nbsp; &nbsp; if (!rst_n) q &lt;= 1'b0;<br>
&nbsp; &nbsp; else&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;q &lt;= d;<br>
zhong 到底 rst_n 是边沿有效还是电平有效？

encounter 发表于 2010-6-26 09:24:52

是呀!所有操作是在时钟有效时进行的.

ups 发表于 2010-6-26 11:24:49

当然是边沿有效

ATA 发表于 2010-6-26 13:21:12

always @(posedge clk )<br>
&nbsp; &nbsp; if (!rst_n) q &lt;= 1'b0;<br>
&nbsp; &nbsp; else&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;q &lt;= d;<br>
这样就电平了？

UFP 发表于 2010-6-26 14:45:59

同步&nbsp;&nbsp;说明只有在一个时钟触发的时候才会生效 执行下面的程序,即使在你rst_n下降沿的时候,也不会触发程序的执行;<br>
要是异步,如你上面的set_n,下降沿的时候也会触发程序的执行.

FFT 发表于 2010-6-26 16:23:36

不能下载了！！！！！！！！！！没钱了！！！！

Sunlife 发表于 2015-6-25 10:16:26


如果所有信号都在有效时钟沿起作用，就是同步，反之是异步，敏感变量表就是用来表明有效沿或电平的，所以如果只有一个时钟，则是同步，反之亦然
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