ANG 发表于 2010-6-26 01:21:47

如何写一个规范的好的时钟生成器模块？

本帖最后由 fpgaw 于 2010-7-18 14:45 编辑

用计数器？状态机如何分频出来的时钟才能在之后的模块里面更稳定可靠？

tim 发表于 2010-6-26 02:10:00

reg&nbsp; &nbsp;count_clk;<br>
always@(posedge clk_in)<br>
begin<br>
clk_out&lt;=count_clk;//从零开始依次为2，4，8，16分频<br>
count_clk&lt;=count_clk;<br>
end<br>
//遇到6分频之类的<br>
always@(posedge clk_in)<br>
begin<br>
if(count_clk==2)<br>
clk_out&lt;=1'b1;<br>
if(count_clk==5)<br>
clk_out&lt;=1'b0;<br>
end

interig 发表于 2010-6-26 02:52:50

用状态机分频！

ANG 发表于 2010-6-26 03:33:31

那倍频呢？

CHA 发表于 2010-6-26 05:16:46

怎么看不懂？
        http://bbs.vibesic.com/images/smilies/default/funk.gif

FFT 发表于 2010-6-26 06:21:30

xuexizhong

CTT 发表于 2010-6-26 06:50:27

同求中！

Sunlife 发表于 2015-6-17 11:22:16


reg&nbsp; &nbsp;count_clk;<br>
always@(posedge clk_in)<br>
begin<br>
clk_out&lt;=count_clk;//从零开始依次为2，4，8，16分频<br>
count_clk&lt;=count_clk;<br>
end<br>
//遇到6分频之类的<br>
always@(posedge clk_in)<br>
begin<br>
if(count_clk==2)<br>
clk_out&lt;=1'b1;<br>
if(count_clk==5)<br>
clk_out&lt;=1'b0;<br>
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