Sunlife 发表于 2015-6-25 09:32:00

可以实现有CLK个initial值,但是这段代码如果综合的话会有很大的问题,综合的时候不考虑 initial和#(`tCK/2)这种延时
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查看完整版本: 在begin---end中竟然有两次的赋值，这样能实现吗 Verilog代码的意思