ATA 发表于 2010-6-26 13:47:56

一般是一个时间单位，即1ns。华为的写法是在文件头加上<br>
`define UDL 1<br>
<br>
代码里这样写<br>
always @(posedge clk or negedge rst_n)<br>
&nbsp; &nbsp; if (!rst_n)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;m &lt;= #`UDL 1'b0;<br>
&nbsp; &nbsp; else if (~ens1)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;m &lt;= #`UDL 1'b0;<br>
&nbsp; &nbsp; else if (s_start == 1'b1)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;m &lt;= #`UDL 1'b1;<br>
&nbsp; &nbsp; else if (s_idle)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;m &lt;= #`UDL 1'b0;

CCIE 发表于 2010-6-26 13:58:22

受教了，非常感谢

VVIC 发表于 2010-6-26 14:25:59

学到了一些，谢谢了。

HDL 发表于 2010-6-26 15:02:31

学到写新东西,一点一点来,肯定有一天能成为优秀的工程师,当老板

FFT 发表于 2010-6-26 16:29:53

这也却是解决了一些疑问。但在用VHDL写的时候，加不加惯性延时用QUARTUS仿真也没什么区别，不知道为什么？

inter 发表于 2010-6-26 17:20:08

好贴,谢谢

interig 发表于 2010-6-26 18:15:24

学到东西了，不错

ANG 发表于 2010-6-26 18:21:07

明白了,我以前是对#1感到莫名奇妙,现在懂一些了,谢谢楼主

CHAN 发表于 2010-6-26 19:16:51

仿真的波形好看一些，加不加逻辑上是一样的，综合也会忽略的。

Sunlife 发表于 2015-6-25 10:35:18


这样硬件语言描述的情况和实际的电路更加接近，而且延时也不会被综合进电路，对实际的电路没有什么影响。
页: 1 [2]
查看完整版本: 这种加延迟的codestyle是啥意思？(问题已解决)