FFT 发表于 2010-6-26 00:43:23

fpga如何用三态？

本帖最后由 fpgaw 于 2010-7-12 14:14 编辑

主要是有四个FIFO，它们的输出只能有一个作为后级RAM的输入，但现在不用4选1，要用高阻态，再任何时刻，四个FIFO输出中的三个市高阻，另外一个作为RAM的输入，请问这是应如何描述？

AAT 发表于 2010-6-26 01:29:35

4选1控制4个高阻态们不就结了。<br>
不过还是直接用4选1的好

ups 发表于 2010-6-26 03:21:39

很奇怪，为什么 不用四选一？
        http://bbs.vibesic.com/images/smilies/default/mad.gif

HDL 发表于 2010-6-26 05:10:14

不懂為何要這麼做

ANG 发表于 2010-6-26 05:42:32

先用选择信号与 然后都或在一起就可以了

HANG 发表于 2010-6-26 07:15:52

不明白楼上的意思

CHAN 发表于 2010-6-26 08:29:59

不知道楼主说的4选1是用译码器还是多路器。<br>
如果是用多路器的话将会非常耗LE资源，如果是用译码器的话选中一路必须要将其他路设成高阻，这就有2种做法，一种是同时控制fifo的oe脚，一种就是2楼的做法（fifo输出本来就有三态门，没必要再接个）。<br>
要实现你说的电路，一是用模块调用的方法，自己写3态门和译码器，再上层模块调用；一是写RTL级代码。直接写行为描述代码很难控制quartus生成的电路。<br>
<br>
为什么没有人回答我的话题呢？寄存器组的那个。<br>
555&hellip;&hellip;

Sunlife 发表于 2015-6-24 10:18:55

先用选择信号与 然后都或在一起就可以了
页: [1]
查看完整版本: fpga如何用三态？