inter 发表于 2010-6-26 00:58:41

关于verilog模块化设计的问题

本帖最后由 fpgaw 于 2010-7-18 12:29 编辑

当一个设计由多个模块组成时，是不是每个模块都单独编写成 .V 文件，那么这些文件要写在同一个工程下么？在编译和仿真时都先单独进行么？最后再综合么？

encounter 发表于 2010-6-26 02:07:46

一般来说，每个模块都会实现一个特定的功能，然后再将许多个有特定功能 的子模块放入一个顶层模块中，再建立工程。这个工程应该包括你的顶层模块和所有的子模块。<br>
一般来说，每个模块都应该做仿真的，因为只有一开始保证功能 的正确性的时，后面的设计才会更加顺利。

interige 发表于 2010-6-26 03:16:20

那么在建立每个模块时是不是也要先建立各自的工程，然后才能在各个工程下编写对应的模块，如果不先建立工程直接编写 .v 文件，不能编译吧？

HANG 发表于 2010-6-26 03:29:16

先把每个子模块单独调试,当然要写成.V文件,单独建一个工程,成功后,说明这个模块的功能能够实现,再用顶层模块调用,顶层模块要包含你所有的子模块文件,这个时候可能还会出现时序问题,调通就OK了,呵呵!

CCIE 发表于 2010-6-26 05:21:13

原帖由 crane66 于 2006-8-27 20:21 发表<br>
那么在建立每个模块时是不是也要先建立各自的工程，然后才能在各个工程下编写对应的模块，如果不先建立工程直接编写 .v 文件，不能编译吧？ 所有的模块可以放在同一个工程下面的。

interig 发表于 2010-6-26 06:51:22

谢谢楼上大侠们的讲解

usb 发表于 2010-6-26 08:03:15

最重要的思想就是:自顶向下,也就是说一个设计往往从系统级开始,把系统划分成几个大的基本的功能模块,每个功能模块再按一定的规则划分下去,如此这样一直划分下去

ANG 发表于 2010-6-26 08:13:03

了解了解，获益获益

UFO 发表于 2010-6-26 09:35:08

系统设计的问题其实很恶心

interi 发表于 2010-6-26 09:47:55

呵呵！！！<br>
顶～～
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