CHAN 发表于 2010-6-26 01:02:49

如何对单独的VHDL子模块文件编译仿真?

本帖最后由 fpgaw 于 2010-7-12 13:37 编辑

工程,不过由于实践经验的欠缺,工程名为data_deal,顶层实体的名字也是这个,然后写另一个部分,实体名是data_receive,写完编译时，编译器却把两个程序都编译了，即便把实体名为data_deal的那个VHDL文件关了也不管用，仿真时找不到data_receive的管脚，不过还能生成器件。目前没办法，只有新建一个叫data_receive的工程编译仿真然后再移植。请教各位师傅，这样的问题有好的解决办法吗？

HANG 发表于 2010-6-26 02:14:39

对了，我的邮箱是
        dongmaosong@163.com
,我会非常感谢你们的！

tim 发表于 2010-6-26 03:44:46

那要看你用的什么工具了啊！

usb 发表于 2010-6-26 05:00:23

用modelsim就可以阿！

VVIC 发表于 2010-6-26 06:14:55

quartus可以

encounter 发表于 2010-6-26 06:50:09

我也遇到同样的问题，郁闷。。。

interige 发表于 2010-6-26 08:26:05

一般最好由底层模块开始，确保底层模块都没有问题后，然后再集成

Sunlife 发表于 2015-4-7 11:10:16

modelsim就可以
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