longt 发表于 2010-6-26 01:23:11

怎么使用Vrilog实现数字密码锁

毕业设计要求用VHDL语言和Verilog语言编写程序，设计一个并行码的数字密码锁。我们没有学过verilog语言，自己看书写了一点程序，可也不知道对不对。但是象VHDL中有元件例化语句那些，Verilog中有没有这样的语句啊。

VVC 发表于 2010-6-26 02:15:58

我也不晓得啊

CHAN 发表于 2010-6-26 02:52:47

当然有啊。

ups 发表于 2010-6-26 04:28:04

数字密码锁....<br>
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&nbsp; &nbsp;可以用状态机&nbsp;&nbsp;, 如果你想不出其他的办法的话....<br>
<br>
&nbsp;&nbsp;verilog 里面 好象可以直接 用模块调用 类似vhdl里面的 元件列化&nbsp;&nbsp;<br>
&nbsp;&nbsp;写好你的 元件module&nbsp;&nbsp;A<br>
&nbsp;&nbsp;调用时候&nbsp;&nbsp;直接&nbsp;&nbsp;A&nbsp;&nbsp;name( port )

Sunlife 发表于 2015-6-28 10:22:13

本就不是一个语法阿
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