我采用ISE中调用synplify的办法来建立综合的工程
本帖最后由 fpgaw 于 2010-11-19 18:44 编辑我采用ISE中调用synplify的办法来建立综合的工程。
所要进行综合的模块中生成了三个不同的IP核：rom1, rom2, rom3。 在调用synplify后，建立的工程里包括三个文件夹：verilog,xilinx file,constraint 。verilog文件夹中含有ip核的rom1.v文件，但是没有自动加入rom2.v和rom3.v文件；xilinx file文件夹中包含有rom2.ngc和rom3,ngc文件，但是没有自动加入rom1.ngc文件。现在的问题就来了，每次综合的时候都会出错，报告说除了rom1之外, rom2和rom3都是空模块，这是怎么回事？为什么ISE调用synplify自动产生的工程中，会少了rom2.v ,rom3.v ,rom1.ngc三个文件呢？
事实也证明，如果我把这三个文件加入工程，综合就不会报错，谁能给我解释解释啊，被这个问题困了好久，郁闷啊 会不会是被synplify优化掉了<br>
我也不清楚，有兴趣知道
会不会是被synplify优化掉了<br>
我也不清楚，有兴趣知道
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