UFP 发表于 2010-6-27 22:55:48

关于verilog testbench

本帖最后由 fpgaw 于 2010-7-12 10:30 编辑

verilog testbench时，在实例用户设计时，是不是所有的output，都用wire型的变量，不用reg类型变量，谢谢

UFP 发表于 2010-6-27 23:15:21

呵呵呵呵呵呵

ATA 发表于 2010-6-28 00:24:21

,input:内部总是net,外部可以连接net or reg<br>
&nbsp;&nbsp;output:内部可以为net or reg,外部必须连 net<br>
&nbsp;&nbsp;inout: 内外均为net,必须连接net

Sunlife 发表于 2015-7-4 09:56:25

            什么意思
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