]verilog怎么用两个时钟驱动一个输出？
本帖最后由 fpgaw 于 2010-7-11 12:06 编辑两个时钟的时序是这样的
clk0------|______________|-----------------------|_____________
clk1_|--|_|--|_|--|_|--|_|--|_|--|_|--|_|--|_|--|_|--|_|--|_|--|_|
state x |0 | 1|2 |3| 10| 11 |12 | 13|0|1 |
----是高电平，___是低电平
我用verilog状态机写，主要的状态是依据第二个时钟，但是第一个时钟的上升沿和下降沿都要用来跳转到某一个状态中。0状态和10状态的周期不要也没关系
如果通过判断时钟1的电平变化来判断边沿，又会滞后一个周期，1状态的那个周期也没有了
求各位前辈帮忙看看有什么好的办法吗 晕……发错地方了……谁告诉我怎么删？ 我用verilog状态机写，主要的状态是依据第二个时钟，但是第一个时钟的上升沿和下降沿都要用来跳转到某一个状态中。0状态和10状态的周期不要也没关系
如果通过判断时钟1的电平变化来判断边沿，又会滞后一个周期，1状态的那个周期也没有了
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