谁能用verilog做这个电子密码锁的设计
谁能用verilog做这个电子密码锁的设计设计一个电子密码锁，在锁开的状态下输入密码，密码共4位，用数据开关K1?K10分别代表数字1、2、9、0，输入的密码用数码管显示，最后输入的密码显示在最右边的数码管上，即每输入一位数，密码在数码管上的显示左移一位。可删除输入的数字，删除的是最后输入的数字，每删除一位，密码在数码管的显示右移一位，并在左边空出的位上补充。用一位输出电平的状态代表锁的开闭状态。为保证密码锁主人能打开密码锁，设置一个万能密码，在主人忘记密码时使用。 不难,你急需要吗? ibrary ieee;<br>
use ieee.std_logic_1164.all;<br>
use ieee.std_logic_unsigned.all;<br>
entity cb is<br>
port(clk:in std_logic;<br>
input:in std_logic;<br>
outputut std_logic_vector(1 downto 0));<br>
end cb;<br>
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