HDL 发表于 2010-6-27 23:02:13

求助：自编的同步FIFO在仿真时出现的问题

本帖最后由 fpgaw 于 2011-7-30 13:43 编辑

我编了一个同步FIFO,它要实现的功能是在FIFO非满时，一直读入数据，只有当FIFO满时，才能读出数据，用modelsim编译时是成功但是我在编好testbench进行仿真时，没有数据输出，输出一直是高阻态，为什么会是这样啊？

Sunlife 发表于 2015-6-25 11:23:46

          不是很清楚
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