ANG 发表于 2010-6-27 23:56:59

请教verilog testbench 层次例化

本帖最后由 fpgaw 于 2011-8-17 13:39 编辑

我做pre_layout simulation, 在netlist 中有这样的hierarchy:
design_tb/design/box_top/\box_ram/A
我在写testbench 时，将其改为，
design_tb.design.box_top.\box_ram.A
可是却无法例化，请问这个 扩展标识符 \ 该如何处理

CHA 发表于 2010-6-28 00:21:09

design_tb.design.box_top.\\box_ram.A

Sunlife 发表于 2015-7-4 09:57:54

design_tb.design.box_top.\box_ram.A
可是却无法例化，请问这个 扩展标识符 \ 该如何处理
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