论坛 › FPGA技术交流 › 用verilog编写时，在同一个顶层文件下的两个程序，想共用一个一位寄存器

interi 发表于 2010-6-28 07:33:54

似懂非懂，？？？？

inter 发表于 2010-6-28 08:48:29

原帖由 lpman2005 于 2006-9-21 11:09 发表<br>
如果是两个.v文件怎么可能不通过接口达到一个文件访问另一个文件中的变量的目的？ 期待高手继续指点

VVIC 发表于 2010-6-28 09:41:20

原帖由 lpman2005 于 2006-9-21 11:09 发表<br>
如果是两个.v文件怎么可能不通过接口达到一个文件访问另一个文件中的变量的目的？ 同意

longtim 发表于 2010-6-28 10:43:32

电路设计和软件设计是完全不同的，所以以前我们所学的类似C阿之类的算法都要想象一下能不能用电路实现，或者说实现起来是什么样子，大致有个概念在写代码，这样可能就不会出现太多看似很容易，却无法实现的情况了。<br>
个人意见，欢迎排砖！

tim 发表于 2010-6-28 11:01:03

通过输入输出端口传递啊！<br>
最好不要用全局变量，硬件是并行执行的。时序也不好把握。<br>
呵呵，我没用过全局变量，所以也不知道怎么用。

CHAN 发表于 2010-6-28 12:48:50

原帖由 Harva 于 2006-9-21 16:46 发表<br>
电路设计和软件设计是完全不同的，所以以前我们所学的类似C阿之类的算法都要想象一下能不能用电路实现，或者说实现起来是什么样子，大致有个概念在写代码，这样可能就不会出现太多看似很容易，却无法实现的情况了 ... 这个说得很中肯啊<br>
一定得放掉软件的想法<br>
电路是个实实在在的东西，只能&ldquo;描述&rdquo;，不是设计。

Sunlife 发表于 2015-5-14 09:54:39

用assign语句可以判断a的值，然后对其他变量付值

查看完整版本: 用verilog编写时，在同一个顶层文件下的两个程序，想共用一个一位寄存器