CTT 发表于 2010-6-28 00:16:52

VHDL语句的不解,各位帮忙看看IFRISING_EDGE(CLK)THEN

本帖最后由 fpgaw 于 2010-7-3 20:38 编辑

各位帮忙看看这句是什么意思,教科书上没有
IFRISING_EDGE(CLK)THEN

usd 发表于 2010-6-28 01:38:07

可能是时钟信号CLK的上升沿吧.<br>
<br>
俺也没见过.CLK'EVENT AND CLK='1'

ICE 发表于 2010-6-28 02:41:33

上升沿，但一般都用clk'event and clk='1'

encounter 发表于 2010-6-28 03:22:04

我老师那里的QUARTUS II版本4.X编译就能通过'RISING_EDGE(CLK)',但是我自己机器上的版本5.1好象就死活编译通不过,不知道是破 解问题还是其他库或者包的问题....... CLK'EVENT AND CLK='1' 都能通过,没什么问题

inter 发表于 2010-6-28 04:20:41

'RISING_EDGE(CLK) 是一个函数，而CLK'EVENT AND CLK='1' 只是一般的一个语句，要调用函数则必须声明包含它的库和包。

ATA 发表于 2010-6-28 04:54:35

多谢各位了

ups 发表于 2010-6-28 05:55:39

哦，原来这样啊<br>
我一直都用CLK'EVENT AND CLK='1'

VVIC 发表于 2010-6-28 06:56:59

rising_edge(clk)与clk'event and clk='1'是等价的，都是检测时钟的上升延的！

UFP 发表于 2010-6-28 08:17:00

就是检测上升沿的

ANG 发表于 2010-6-28 09:37:03

学习中.......
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