fpga论坛|fpga设计论坛's Archiver
论坛
›
FPGA技术交流
› 关于tesetbench中CLK上升沿采的信号的问题
four0clock
发表于 2010-7-7 23:24:06
关于tesetbench中CLK上升沿采的信号的问题
用modelsim仿真的时候,由于我将信号的跳变与CLK同步变化了,CLK总是采不到上升沿前一时刻对应的信号值,总是采到变化后的信号值。
testbench语言跟网上的样例都一样,是需要设置什么吗?
Sunlife
发表于 2015-5-14 10:08:47
tb文件是一定要的
页:
[1]
查看完整版本:
关于tesetbench中CLK上升沿采的信号的问题