求FPGA脉冲采集的verilog程序？
求FPGA脉冲采集的verilog程序？悬赏分：15 - 离问题结束还有 10 天 5 小时
这是顶层模块-
module top_dram(clk_48m,clk_200h,rst_n,busyl_n,signal_in,draml_rw,draml_ce_n,draml_oe_n,drl_d,drl_a);
input clk_48m;//主时钟信号48MHz
input clk_50h; //5ms方波（与3路信号同步）
input rst_n;//复位信号，低电平有效
input busyl_n;//双口RAM左边忙标志,低电平有效
input signal_in; //输入的3路信号
output draml_rw;//双口RAM的左边读/写控制端口:高电平--读，低电平--写
output draml_ce_n; //双口RAM的左边芯片使能端口，低电平有效
output draml_oe_n; //双口RAM的左边输出使能端口，低电平有效
output drl_d;//双口RAM的左边16bit数据总线
output drl_a; //双口RAM的左边11bit地址总线
//wire clk_200h;//200Hz（5ms）时钟分频信号
wire clk_12m;//12MHz时钟分频信号
wire sig_reg0,sig_reg1,sig_reg2; //3路输入信号脉冲计数寄存器
//时钟分频模块
clock_div clock_div( .clk_48m(clk_48m),
.rst_n(rst_n),
.clk_12m(clk_12m));
//锁存3路输入数据模块
countcount( .clk(clk_48m),
.clk_200h(clk_200h),
.rst_n(rst_n),
.signal_in(signal_in),
.sig_reg0(sig_reg0),
.sig_reg1(sig_reg1),
.sig_reg2(sig_reg2));
//数据写入双口RAM模块
dualramdualram( .clk(clk_12m),//
.rst_n(rst_n),
.clk_200h(clk_200h),
.busyl_n(busyl_n),
.sig_reg0(sig_reg0),
.sig_reg1(sig_reg1),
.sig_reg2(sig_reg2),
.draml_rw(draml_rw),
.draml_ce_n(draml_ce_n),
.draml_oe_n(draml_oe_n),
.drl_d(drl_d),
.drl_a(drl_a));
endmodule
问题补充：所给的程序只是一个顶层模块，还需要把各个小模块程序编出来。就是把//时钟分频模块； //锁存3路输入数据模块； //数据写入双口RAM模块；三个模块程序写出来。谁能帮我写出来，感激不尽！！！！！！ FPGA脉冲采集 作的人不多 FPGA脉冲采集 作的人不多
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