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zhiweiqiang33 发表于 2013-4-23 11:16:13

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`timescale 1us/1us
module text(rst,clk,led);
input clk,rst;
output led;
wire clk,rst;
reg led;
reg clk_div;
always @(posedge clk)
begin
if(!rst)begin
         led<=0;
         clk_div<=0;
       end
else
    begin
      if(clk_div<4'd10)
      clk_div<=clk_div+4'd1;
      else
      begin
          clk_div<=4'd0;
          led<=~led;
      end
    end
   end   
endmodule
`timescale 1us/1us
module tb_testled;
reg clk,rst;
wire led;
initial
    begin
    clk=0;
    forever #10 clk=~clk;
    end
initial
    begin
    rst=1;
    #50
    rst=0;
    #50
    rst=1;
end
text t1(.rst(rst),.clk(clk),.led(led));
endmodule

zhiweiqiang33 发表于 2013-7-13 14:48:42

初学FPGA编写代码遇到问题 请大家帮忙看看

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