VERILOG怎么样实现顶层文件调用其他模块？
module Audio(clkin,data_in,bclk,data_out,wclk,count,counti,mclk);
input clkin,data_in,bclk,wclk;
output mclk;
output data_out;
outputcounti;
outputcount;
wirewclk;
wireclkin;
wirebclk;
wirebclk1;
wirewclk1;
wirecounti;
wirecount;
clkclk(clkin,mclk);
divdiv(clkin,counti,bclk1);
div1 div1(bclk1,count,wclk1);
data data(data_in,bclk1,wclk1,data_out);
endmodule
这个是我写的顶层文件，其中clkin分频产生了bclk，bclk分频产生了wclk，总模块里面 这几个都是要输入的信号clkin,data_in,bclk,wclk。。。。
但是我现在的仿真时序中，bclk和wclk两个信号都什么也没有输出，我改怎么改？ bclk,wclk你都定义成输入，是输入信号，你让它输出什么
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