verilog源代码中怎么实现延时呀？
verilog源代码中怎么实现延时呀？always @ (posedge clk )
delay <= delay+1'b1;
assign led = delay; always @ (posedge clk )
delay <= delay+1'b1;
assign led = delay; 具体问题具体分析，看你需要多大的延迟，作何用，先通过仿真明确关键信号之间时序关系。 至芯兴洪 发表于 2013-7-20 18:51 static/image/common/back.gif
具体问题具体分析，看你需要多大的延迟，作何用，先通过仿真明确关键信号之间时序关系。
# 20就可以延时，用分频也可延时 创客 发表于 2013-8-1 18:39 static/image/common/back.gif
# 20就可以延时，用分频也可延时
#20只能用在仿真中，是不能综合的。 reg cnt;
reg led;
always @ (posedge clk)
if(cnt== 24'hffffff)
begin
cnt <= 24'do;
led <= 1'b0;
end
else cnt <= cnt + 1'b1;
改变cnt的位宽，就可以达到一定的延时，也可以是led <= cnt;
用clk产生另外一个clk1也可以达到延时
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