竹林听雨早晨 发表于 2010-10-19 17:36:51

谁会写分频器啊 +testbench

本帖最后由 fpgaw 于 2011-8-17 13:35 编辑

1．        用Verilog HDL语言设计分频电路
要求：（1）对时钟频率进行2分频；
   （2）对时钟频率进行4分频；
(提示 ：采用(边沿)T '触发器 :T=~T。)
   （3）通过参数配置，对时钟频率进行1-16范围内任意分频。


不胜感激

wjjxyn 发表于 2010-10-19 18:01:02

回复 3# feihu612


那是因为你上次那个要实现50%的奇数分频。。所以这样啊。。

rainybyf 发表于 2010-10-19 19:27:08

这个比较简单。
always @(posedge clk)
   if(rst) cnt<=0;
   else if(cnt<=N) cnt<=cnt+1;
   else cnt<=0;
always @(posedge clk)
    if(cnt<=(N/2)) out<=1;
    else out<=0;
具体的N为奇数还是偶数应该都可以。楼主可以试下

weibode01 发表于 2010-11-9 10:58:12

好像可以，我就是觉得奇数分频应该可以用计数器来实现吧

sunmaster 发表于 2011-4-12 19:11:41

楼上的程序可以！

TT_TT 发表于 2011-4-27 11:27:54

D触发器能实现二分频，如图

xujj1985 发表于 2011-4-27 22:26:39

不建议同时使用上升沿和下降沿同时触发，偶数分频用计数器实现，奇数分频最好使用倍频后分频
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