qgl220 发表于 2013-12-3 15:11:50

当你遇到仿真结果和你实现结果不一致时你会怎么办？

最近在做一个USB 控制器的设计，不过仿真结果是理想的，USB 枚举能够成功，和输入。但是用synplify pro综合后，用ISE 布局布线后生成bit文件，确出现时而能枚举成功，一会再插入电脑，又不能枚举成功，在这种情况下各位大神都如果查错？反正代码用verilog写的，能优化的，用同步时序的都做了，还是这样？探讨下
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