论坛 › FPGA技术交流 › 新手求教verilog变量的定义类型问题

fly624 发表于 2010-11-4 20:57:16

新手求教verilog变量的定义类型问题

新手上路 看很多程序中的 reg wire 变量定义 有的地方要 有的地方又没 看课本是在没弄明白 求高手给解答

liqz 发表于 2010-11-4 21:00:53

这个这个……
reg是寄存器类型，wire是线网型。如果再always中赋值就定义成reg,assign中赋值就用wire

weibode01 发表于 2010-11-14 09:42:39

楼上的是正解，我以前也在为这个问题困扰

zhouweibang 发表于 2010-12-8 00:02:34

我们用的最多的也就是wire 和reg 这两个，wire 在assign的左边 reg在always的左边 右边的话限制就少一些

guojun 发表于 2010-12-8 19:16:48

默认不定义的话就是wire型

sunmaster 发表于 2011-4-12 18:57:18

恩，我 也有同样的问题，顺便学习了！

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