fpga论坛|fpga设计论坛's Archiver
论坛
›
FPGA技术交流
› 第一个时钟域宽100clk的1bit信号要是想在第二个时钟域里面还要求是100clk,这个怎么办
羽蒙
发表于 2014-3-21 16:05:50
第一个时钟域宽100clk的1bit信号要是想在第二个时钟域里面还要求是100clk,这个怎么办
两个时钟域都是12M,可能相位不同,要做时钟域转换,第一个时钟域宽100clk的1bit信号要是想在第二个时钟域里面还要求是100clk,这个怎么办
页:
[1]
查看完整版本:
第一个时钟域宽100clk的1bit信号要是想在第二个时钟域里面还要求是100clk,这个怎么办